东芝在功率半导体相关国际学会“ISPSD 2016”上，发布了使集成在电源IC上的ESD（静电放电）保护元件实现小型化的技术。人体放电模式（HBM）是ESD耐受性的指标之一，此次将HBM达到±2kV的ESD保护元件的尺寸缩小到了原来的32％，减小了约2/3。

　　此次的技术主要用于0.13μm模拟功率半导体的制造工艺。该工艺适合耐压数十V到100V的电源IC等。据东芝相关负责人介绍，如果这些IC采用该工艺，可使IC的总体芯片面积“缩小百分之几”。百分之几听起来并没有多少，但“要使芯片面积缩小百分之几，必须在技术上进行重大改进，比如减小导通电阻，或者推进工艺的升级换代。正因为如此，此次的成果才具有重大意义”。

　　此次通过更改晶体管（LDMOS）构造，提高了ESD耐受性。在更改构造之前，东芝通过仿真发现，发生ESD时，电流会流向晶体管内电场集中部分的近旁位置，导致“晶格温度”上升，从而造成热破坏。根据这一结果，研发人员扩大了晶体管内为分离元件而设置的“STI”区域和位于漏极下侧的P-well层的重叠部分（h）（图1）。通过这种方法改变了电流的通路，以防电流流向电场集中部分的近旁位置，从而将ESD耐受性提高到了约4倍。而且，还将ESD耐受性的偏移量（标准偏差）减小到了原来的约1/12（图2）。由此实现了ESD保护元件的小型化。

　　为了增加重叠部分h的长度，此次朝着源极一侧延长了P-well层，朝着漏极一侧加长了STI区域。如果只是朝着源极一侧延长P-well层，该层与n型Well层之间的距离就会缩短，导致耐压降低。因此，此次还朝着漏极一侧加长了STI区域。

　　东芝的0.13μm模拟功率半导体制造工艺除了CMOS（C）、DMOS（D）、双极型晶体管（Bi）之外，还要混载电阻及电容器等被动元件。该工艺分为三大类，包括主要面向电源用IC的“CD-0.13”（DMOS耐压）、主要面向马达控制用IC的“CD-0.13BL”、主要面向车载用IC的“BiCD-0.13”。此次发布的技术将首先应用于CD-0.13工艺，采用这种CD-0.13工艺的模拟功率半导体产品将在2017年度内推出。东芝还打算将该技术推广至CD-0.13BL及BiCD-0.13。